为提高SRAM的存取速度,节省芯片面积,抑制工艺波动的影响,在对SRAM多路选择架构研究基础上改进了一种应用于65 nmSRAM的多路选择架构,建立了此多路选择架构的小信号模型.采用蒙特卡罗仿真导出了位线传输管的最小尺寸限制.同时,提出一种简单的估算电路节点时间常数的方法
SRAM是现代处理器和手持设备中不可或缺的部分[1],其读写速度对于处理器速度有重要影响.同时,现代集成电路工艺伴随着特征线宽的变小,工艺波动的影响愈趋明显,使芯片的良品率有持续下降的趋势.其中所谓的随机掺杂波动将引起晶体管阀值电压等参数的随机变化[2-3],且无法通过外部控制制造工艺来消除,因此,给SRAM的设计带来新的挑战[4-6].
多路选择器是SRAM的重要组成部分,用于在读操作时从多列SRAM存储单元中选中读取列,对SRAM的读取速度影响明显.为提高读取速度,本文在研究传统的SRAM多路选择器结构基础上,提出了一种两级多路选择架构.同时,针对工艺波动的影响,提出了65 nm工艺下位线传输管的最小尺寸限制.
1 SRAM多路选择器
现代SRAM设计中,多列存储单元共用一个灵敏放大器(sense amplifier, SA).多路选择器根据译码信号将其中某一列的信号传递到SA的输入端.如图1所示,一级多路选择器由多对位线传输管组成,其控制信号是列译码信号CS,“一级”表示从位线(Bit Line,BL)到数据线(Data Line,DL)的通路上只有一个位线传输管.
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